中科亿海微除法器（DIVIDE）

本文介绍: 使用IP核可以减少设计人员的工作量，因为IP核已经经过验证和测试，可以直接使用，而不需要重新设计和验证。提高性能：使用IP核可以提高设计的性能，因为IP核是专门为特定的任务设计的，可以充分利用FPGA的硬件资源，从而提高性能。降低功耗：使用IP核可以降低功耗，因为IP核是经过优化的，可以使用更少的资源来完成任务，从而降低功耗。提高可靠性：使用IP核可以提高设计的可靠性，因为IP核已经经过验证和测试，可以保证其正确性和稳定性。

FPGA实现除法运算是一个比较复杂的过程，因为硬件逻辑与软件程序的区别。如果其中一个操作数为常数，可以通过简单的移位与求和操作代替，但用硬件逻辑完成两变量间除法运算会占用较多的资源，电路结构复杂，且通常无法在一个时钟周期内完成。因此，FPGA实现除法运算并不是一个“/”号可以解决的。总体来说，在FPGA中做基本的数学运算没什么难度，即使是指数、对数、开根号之类的复杂运算也有浮点IP Core的支持。如果需要实现复杂算法，可以采用HLS方式开发，仅用于算法验证。

FPGA除法器技术主要应用于数字信号处理、通信系统、图像处理、高速计算机、测量仪器等领域。在这些领域中，需要对数据进行除法运算，而FPGA除法器可以提供高速、低功耗、低成本的除法运算解决方案。例如，在通信系统中，需要对信号进行解调、解码等操作，这些操作中需要进行除法运算，而FPGA除法器可以提供高效的解决方案。在图像处理中，需要对图像进行缩放、旋转等操作，这些操作中也需要进行除法运算，而FPGA除法器可以提供高速的图像处理能力。此外，FPGA除法器还可以应用于各种算法中，例如卷积神经网络、快速傅里叶变换等。

优势：

不足：

FPGA除法器是一种基于FPGA芯片实现的除法器，其原理是通过将被除数不断减去除数，直到被除数小于除数为止，每次减法操作都会使商数加1，最终被除数减去的结果就是余数。

实现方法一：开发一套除法器算法呢。

module DIVISION(
	input	wire	        	CLK,		    //系统时钟64MHZ
	input	wire				CCLK,		    //除法运算时钟128MHz
	input	wire	        	RST_N,      	//全局复位
	
	input	wire				Start,			//除法开始
	input	wire	[63:0]	    iDividend,		//被除数
	input   wire	[31:0]	    iDivisor,		//除数
	
	output	reg	    [63:0]	    Quotient,		//商
	output	reg	    [31:0]	    Reminder,		//余数
	output	reg				    Done		    //计算完成
	);

//=======================================================
//	REG/WIRE 声明
//=======================================================
reg	[6:0]		i;
reg				Sign;			//被除数符号
reg	[63:0]	    Dividend;	    //符号转换被除数
reg	[96:0]	    Temp_D;
reg	[32:0]	    Temp_S;

//=======================================================
//	移位减除法
//=======================================================
always@(posedge CCLK or negedge RST_N) begin
	if(!RST_N) begin
		i 			= 7'h0;
		Dividend	= 64'h0;
		Sign		= 1'b0;
		Temp_D	= 97'h0;
		Temp_S	= 33'h0;
		Done		= 1'b0;
	end 
    else case( i )
		0:  if(Start) begin							    //被除数符号判断及绝对值获取
				if(iDividend[63]) begin
					Sign			= 1'b1;
					Dividend 	= ~iDividend + 1'b1;
				end else begin
					Sign			= 1'b0;
					Dividend 	= iDividend;
				end
				i 			= i + 1'b1;
				Done 		= 1'b0;
			end
	
		1:  begin									    //计算数据锁存
				Temp_D 	= {33'h0,Dividend};
				Temp_S	= {1'b0,iDivisor};
				i 			= i + 1'b1;
		    end

		66: begin Done = 1'b1; i = i + 1'b1; end		//计算完成
		67: begin i = 0; end

		default : begin								    //移位减过程
			Temp_D  = {Temp_D[95:0],1'b0};
			if(Temp_D[96:64] >= Temp_S)
				Temp_D = ({(Temp_D[96:64] - Temp_S),Temp_D[63:0]}) + 1'b1;
			else 
				Temp_D = Temp_D;
			i = i + 1'b1;
	    end
	endcase
end

//运算结果锁存
always@(posedge CLK or negedge RST_N) begin
	if(!RST_N) begin
		Quotient <= 64'd0;
		Reminder <= 32'd0;
	end 
    else if(Done) begin
		if(Sign) begin
			Quotient <= ~Temp_D[63:0] + 1'b1;
			Reminder <= ~Temp_D[95:64] + 1'b1;
		end 
        else begin
			Quotient <= Temp_D[63:0];
			Reminder <= Temp_D[95:64];
		end
	end
end

endmodule

`timescale 1 ps/ 1 ps
//
// Company:
// Engineer:
//
// Create Date: 11-26-2023 17:11:11
// Design Name:
// Module Name: top
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Additional Comments:
//
//


module top(
	input	wire	clk
    );
	
	wire		[7:0]   denom;
	wire		[63:0]  numer;
	wire	[63:0]  quotient;
	wire	[7:0]   remain;
	
	assign numer	=	64'd1024;
	assign denom	=	8'd2;
	
	
	lpm_divide_1 u_1(
	.clock			(clk			),
	.denom			(denom			),
	.numer			(numer			),
	.quotient		(quotient		),
	.remain			(remain			)
	);
	
endmodule