数字逻辑电路基础-时序逻辑电路之移位寄存器

文章 目录

一、移位 寄存器 定义

移位寄存器定义
A shift reg i ste r i s a type of dig i t al ci rc ui t using a ca s ca de of fli p flo ps where t h e output of on e fli p-flop i s connect e d t o t h e input of t h e next.
移位寄存器是一种将一组D触发器进行级联输出而形成的一种时序逻辑电路。

在设计中经常会用到的一种基础时序电路，比如下面串转并电路，通过将串行输入的码流移位将其转换成并行数据输出。

串转并
本文设计一个简单的串并转换器，实现将串行输入数据转换成8位的并行数据进行输出，同时输出一个转换完成标志。

二、verilog 源码

// implement a simple 8bit serial to paralle convertor

module s2p_demo (clk, rstn, din, dout, done);
	input clk;
	input rstn;
	input din;
	output [7:0] dout;
	output done;
	
	reg [2:0] cnt;
	reg done;
	reg done_dly;
	reg [7:0] dout;
	reg [7:0] dout_dly;
	
	always@(posedge clk or negedge rstn)
	begin
		if(!rstn) begin
			dout_dly &lt;= 8'bx; end
		else begin
			dout_dly[cnt] <= din; end
	end
	
	always@(posedge clk or negedge rstn)
	begin
		if(!rstn) begin
			dout <= 8'b0; end
		else if(done_dly) begin
			dout <= dout_dly;
			done <= done_dly; end
		else begin
			dout <= 8'b0;
			done <= done_dly; end
	end
	
	always@(posedge clk or negedge rstn)
	begin
		if(!rstn) begin
			cnt <= 3'b0;
			done_dly <= 1'b0; end
		else if(cnt == 3'b111) begin
			cnt <= 3'b0;
			done_dly <= 1'b1; end
		else begin
			cnt <= cnt + 1'b1;
			done_dly <= 1'b0;
		end
	end
endmodule