当前位置： 首页互联网正文 本文介绍: 本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网根据题意 定义一个五位的中间变量lock 每次始终上升沿来临时 判断当前寄存器的低四位+新数据是否等于10111 如果等于 则下一时刻lock应被清空 否则lock等于当前的lock的低四位+新数据elseendelseendendmodule。 专栏前言 本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 根据题意 定义一个五位的中间变量lock 每次始终上升沿来临时 判断当前寄存器的低四位+新数据是否等于10111 如果等于 则下一时刻lock应被清空 否则lock等于当前的lock的低四位+新数据 `timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg [4:0] lock ; always @ (posedge clk or negedge rst) begin if (~rst) lock <= 'd0 ; else if ({lock[3:0], data} == 5'b10111) lock <= 'd0 ; else lock <= {lock[3:0], data} ; end always @ (posedge clk or negedge rst) begin if (~rst) flag <= 'd0 ; else if ({lock[3:0], data} == 5'b10111) flag <= 1'd1 ; else flag <= 'd0 ; end //*************code***********// endmodule 原文地址:https://blog.csdn.net/m0_54689021/article/details/134686028 本文来自互联网用户投稿，该文观点仅代表作者本人，不代表本站立场。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。 如若转载，请注明出处：http://www.7code.cn/show_33202.html 如若内容造成侵权/违法违规/事实不符，请联系代码007邮箱：suwngjj01@126.com进行投诉反馈，一经查实，立即删除！ 主题授权提示：请在后台主题设置-主题授权-激活主题的正版授权，授权购买：RiTheme官网显示所有内容声明：本站所有文章，如无特殊说明或标注，均为本站原创发布。任何个人或组织，在未征得本站同意时，禁止复制、盗用、采集、发布本站内容到任何网站、书籍等各类媒体平台。如若本站内容侵犯了原著者的合法权益，可联系我们进行处理。lockverilog等于 代码007普通 打赏 收藏 海报 链接
