专栏前言
`timescale 1ns/1ns
module even_div
(
input wire rst ,
input wire clk_in,
output wire clk_out2,
output wire clk_out4,
output wire clk_out8
);
//*************code***********//
reg out2, out4, out8 ;
always @ (posedge clk_in or negedge rst) begin
if (~rst) out2 <= 'd0 ;
else out2 <= ~out2 ;
end
always @ (posedge clk_out2 or negedge rst) begin
if (~rst) out4 <= 'd0 ;
else out4 <= ~out4 ;
end
always @ (posedge clk_out4 or negedge rst) begin
if (~rst) out8 <= 'd0 ;
else out8 <= ~out8 ;
end
assign clk_out2 = out2 ;
assign clk_out4 = out4 ;
assign clk_out8 = out8 ;
//*************code***********//
endmodule
原文地址:https://blog.csdn.net/m0_54689021/article/details/134730938
本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。
如若转载,请注明出处:http://www.7code.cn/show_41312.html
如若内容造成侵权/违法违规/事实不符,请联系代码007邮箱:suwngjj01@126.com进行投诉反馈,一经查实,立即删除!
声明:本站所有文章,如无特殊说明或标注,均为本站原创发布。任何个人或组织,在未征得本站同意时,禁止复制、盗用、采集、发布本站内容到任何网站、书籍等各类媒体平台。如若本站内容侵犯了原著者的合法权益,可联系我们进行处理。